1EDA技術(shù)的特征

全新的設(shè)計方法：自頂向下傳統(tǒng)的電子設(shè)計方法一般多是“自底向上”的，通俗來說就是在確定標準的通用的集成電路芯片之后，再行模塊設(shè)計，最終完成系統(tǒng)設(shè)計。這種設(shè)計長期以來存在著難以克服的缺陷，效率不高，容易出故障，所需元器件太多，消耗大……EDA技術(shù)是對傳統(tǒng)電子設(shè)計方法的一種突破與變革，它的設(shè)計是“自頂向下”的，也即以系統(tǒng)設(shè)計為切入點，在設(shè)計之時就做好功能方框圖的劃分并完成各部分結(jié)構(gòu)的規(guī)劃，在方框圖劃分階段完成仿真、糾錯工作，同時借助HDL完成對高層次系統(tǒng)的邏輯描述，經(jīng)驗證后，借助綜合的優(yōu)化工具完成電子設(shè)計，借助EDA技術(shù)，操作者可以通過利用軟件來實現(xiàn)對硬件功能的一個描述，之后利用FPGA/CPLD才可得到最終設(shè)計結(jié)果。這樣，我們可以發(fā)現(xiàn)，不論是仿真還是調(diào)試都是在初期在一個高層次上就完成了的，如此，既有助于及時發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上可能出現(xiàn)的錯誤，減少設(shè)計工作中的失誤，同時有效地提高了電子設(shè)計工作效率和成功率。

獨特的描述語言：硬件描述語言EDA技術(shù)以硬件描述語言HDL為系統(tǒng)邏輯描述的主要表達方式，那么什么是硬件描述語言？它是相對于一般的計算機語言如C、Pascsl來說的，多應用于設(shè)計硬件電子系統(tǒng)，也屬計算機語言，它描述電子系統(tǒng)的邏輯功能、電路功能和連接方式。ABEL-HDL和VHDL是現(xiàn)今應用比較廣泛的兩種硬件描述語言，后者較前者應用更多。ABEL可以支持各種方式的輸入，所謂的輸入方式就是指電路系統(tǒng)設(shè)計的表達方式，包括真值表、狀態(tài)圖。它的描述具有很強的獨立性，與此同時，從寬口徑到系統(tǒng)它都能完成描述，因而可以適應不同規(guī)模的編程設(shè)計，利用標準格式設(shè)計還可以轉(zhuǎn)換設(shè)計環(huán)境，對比VHDL來說，它的適用面要寬許多，使用操作靈活簡單，要求也要寬松，易于速成。

典型的設(shè)計：ASIC現(xiàn)在電子產(chǎn)品更新極快，復雜度也在不斷提高，有時候一個看起來比較簡單電子系統(tǒng)它的組成也許是數(shù)萬的中小規(guī)模集成電路，這樣就使電子系統(tǒng)經(jīng)常遭遇耗能高、可靠性低等問題的挑戰(zhàn)。ASIC芯片是對此問題進行改善的一個有效途徑。它包涵了FPGA和CPLD器件，F(xiàn)PGA/CPLD是實現(xiàn)EDA的基礎(chǔ)，也是EDA思想的最終表述手段，屬于高密度的可編程邏輯器件，一般像樣品的研制或者是批量不大的產(chǎn)品開發(fā)它們都能適用，并且極大的縮短設(shè)計周期，削減開銷，避免風險，使產(chǎn)品能夠盡快上市。FPGA和CPLD的結(jié)構(gòu)有所不同，前者是標準的門陣列，而后者是與或陣列，但是二者的集成度及易用性都頗為相似，因而可以并駕齊驅(qū)。當然二者也有各自的特點，其差異表現(xiàn)在以下幾個方面：（1）顆粒粗細不同。與CPLD相比，F(xiàn)PGA的顆粒相對細一些，它的一個顆粒只是邏輯宏單元，而CPLD的則是邏輯宏塊。（2）適用結(jié)構(gòu)不同。FPGA更適合應用于觸發(fā)器相對豐富的結(jié)構(gòu)之中，CPLD比較適合應用于觸發(fā)器有限但是積項特別豐富的結(jié)構(gòu)之中。（3）編程方式不同。FPGA在邏輯門下就可以實現(xiàn)編程，多采用改變內(nèi)部布線的方式，具備很強的靈活性。GPLD只有在邏輯快下才可實現(xiàn)變成，多采用修改已經(jīng)固定了的內(nèi)連電路的邏輯功能的方式，速度更快。（4）功能消耗不同。FPGA消耗小，CPLD消耗比較而言大一些。

2EDA技術(shù)在電子設(shè)計中的應用

EDA技術(shù)屬于一種層次比較高的電子設(shè)計方式，也可以稱作系統(tǒng)級設(shè)計方法，它以概念來驅(qū)動，電子設(shè)計工作者并不需要利用門級原理圖，只是針對確定了的設(shè)計目標就可以實現(xiàn)對電路的描述，這樣一來，就少了電路細節(jié)的約束和限制，使設(shè)計可以更多的放開從而更具創(chuàng)造性，待設(shè)計人員有了概念構(gòu)思之后，再講高層次描述輸入到計算機中去，EDA系統(tǒng)在規(guī)則驅(qū)動下就會自動完成整個電子的設(shè)計。如此，新的概念就可以在段時間中就成為產(chǎn)品，基于EDA技術(shù)的電子設(shè)計流程如圖1所示：可以看到電子EDA技術(shù)設(shè)計的工作流程包括：系統(tǒng)劃分、VHDL代碼或圖形的輸入、代碼級功能仿真、送配前時序仿真、編程下載、ASIC實現(xiàn)。電子設(shè)計的第一步是借助文本或者是圖形編輯工具將設(shè)計呈現(xiàn)出來，即實現(xiàn)設(shè)計描述。第二步是借助編譯器實施錯排編譯，也即HDL程序輸入，至于選擇那種輸入形式并不一定，一般設(shè)計的原理圖比較直觀，所以不難掌握，也不難被接受，并且編輯器中可供利用的單元器件非常多，這時候就給設(shè)計者提供了根據(jù)自己需要選擇表達的方式的機會，倘使是編譯文件是VHDL文件，那么在進行綜合之前還要進行的一項重要工作就是仿真，就是把設(shè)計原程序送入VHDL仿真器之中，這個仿真過程可以有助于及時發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上可能出現(xiàn)的錯誤。第三步就是綜合，溝通軟件和硬件設(shè)計，待綜合后，就可以生成網(wǎng)表，針對網(wǎng)表，可以實施功能仿真，從而保證設(shè)計描述嚴格遵循并符合設(shè)計意圖，仿真功能實際上只是從邏輯功能上對電子設(shè)計進行檢測，并不涉及器件的一些硬件方面的特性，例如典型的有延遲特性，一些不甚嚴格的設(shè)計，這一層仿真通常可以省去。最后一步是編程下載，通過仿真確定設(shè)計正確無誤后，利用FPGA/CPLD來完成邏輯映射操作，適配，最后利用JTAG編程器或者其它下載設(shè)計項目到目標器件PFGA之中，完成系統(tǒng)級設(shè)計。

3基于EDA技術(shù)的電子設(shè)計應注意的事項

第一，考慮到電子電路延時的時間具備不確定性，和部分自動編譯可能會為冗余的電路所簡化兩個因素，將EDA技術(shù)應用于電子設(shè)計中時，不宜采用偶數(shù)個數(shù)的反向器，并以并聯(lián)的方式將它們連接以構(gòu)成“延時電路”；第二，輸入引腳不能置于懸空狀態(tài)，一者要有有源信號來驅(qū)動，再者一些不用的引腳必須時刻保持接地；第三，要切實保證各大器件的電源和地線引腳是始終連接著的，且它們之間有必要進行濾波及去耦；第四，為了使設(shè)計擴展及修改更容易更方便進行，在使用器件的過程中，不管是邏輯單元還是引腳都要有一個多余的量；第五，環(huán)境問題也應警惕，盡可能避免器件過熱。

總之，EDA技術(shù)是對傳統(tǒng)電子設(shè)計技術(shù)的一種突破與創(chuàng)新，如果失去了EDA技術(shù)的支持，是不可能順利完成出大規(guī)模集成電路設(shè)計制造的，反過來思考，現(xiàn)代集成電路技術(shù)發(fā)展需求對EDA技術(shù)提出了更高的要求，可以預見，在不久的將來，EDA技術(shù)定會成為電子設(shè)計中的主導力量。

本文作者：朱永立 單位：新鄉(xiāng)職業(yè)技術(shù)學院